跨时钟域(CDC)无缝验证流程
加州圣何塞--(美国商业资讯)--面向半导体和消费电子行业的领先SoC实现解决方案提供商Atrenta Inc.今日宣布支持SpyGlass平台与 Xilinx® Vivado®设计套件兼容，包括支持IEEE 1735加密模型和硬宏。有了这一支持，客户将能够利用嵌入的Xilinx加密IP和硬宏对RTL设计执行全面的CDC分析。
随着FPGA容量不断增加，越来越多的芯片设计商选择在FPGA平台上进行片上系统(SoC)设计。为解决这一不断增长的复杂性，像Xilinx之类的FPGA供应商正提供越来越多的IP标准功能模块，以实现最大化的设计重用，降低功率并提高效率。Xilinx通过加密或硬宏将大量这样的IP交付给客户。传统上，用于RTL分析和验证的第三方EDA工具将这些视为黑盒，因为其缺乏对内部的可见性。这种方法可能易于出错，就CDC验证而言尤其是如此，在CDC验证中，跟踪进出这些IP的所有路径十分必要。Atrenta已与Xilinx合作，通过采用IEEE 1735加密并利用行业标准的硬宏模型，为将这些模块无缝集成至SpyGlass平台添加支持。
Xilinx设计方法高级营销总监Tom Feist表示：“Xilinx通过将Vivado设计套件与来自我们联盟成员公司生态系统的行业领先工具相结合，向公司客户提供最全面的解决方案。通过与Atrenta的合作，我们能够利用Atrenta的SpyGlass CDC为Vivado用户提供完整、无缝的时钟域验证流程的优势。”
新一代SpyGlass和Vivado可与Xilinx Tcl Store兼容使用，且支持终端用户简单地安装和启动SpyGlass。这一流程利用Xilinx UltraFast™设计方法和 SpyGlass GuideWare方法，可在整个设计中执行准确全面的CDC分析，包括，非RTL硬宏和IEEE 1735加密RTL模块。
Atrenta公司营销副总裁Piyush Sancheti表示：“作为RTL Signoff的黄金标准，我们非常兴奋能够将公司的解决方案延伸至快速增长的FPGA设计领域。跨时钟域问题和亚稳态问题的验证对于具有多个异步时钟域的SoC设计而言是至关重要的。此次与Xilinx的合作将惠及双方公司的客户，让他们能够利用行业领先的CDC解决方案的全部潜力。”
在于加州旧金山举行的第52届设计自动化会议(DAC)上，Atrenta与Xilinx将在Atrenta展位(#1732)上展示双方的合作成果。如需了解详情和注册，请访问：www.atrenta.com/DAC2015。这一面向Xilinx FPGA的增强型SpyGlass Flow将提供SpyGlass 5.5版本，计划于6月底发布。这些工具可分别从Xilinx与Atrenta处购买。
关于Atrenta Inc.
Atrenta的SpyGlass Predictive Analyzer®（预测分析软件平台）能大幅提升世界领先半导体和消费电子公司的设计效率。复杂的片上系统(SoC)是推动当今消费电子革命的一大动力，该公司的专利解决方案能为复杂SoC严格的性能、能耗和面积要求提供早期的深入设计见解。全球有逾280家公司和数千名设计工程师依赖SpyGlass帮助在部署传统的EDA工具前降低风险和成本。通过增加GenSys®和BugScope®，RTL修改和验证效率也得到提高，能帮助工程师和管理者找到最快、成本最低的复杂SoC实施途径。
SpyGlass源自Atrenta：见解、效率、信心。 www.atrenta.com
© 2015年Atrenta Inc.。保留所有权利。Atrenta、Atrenta标识、SpyGlass、SpyGlass Predictive Analyzer、GenSys和BugScope均为Atrenta Inc.的注册商标。所有其他标识和名称均为各自所有者的财产。
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